本帖最后由 547737657 于 2017-6-10 14:21 编辑
VIA: mus1mus
Ryzen 7 1800X @ 4100 1.325V BIOS
TridentZ 3200C14 @ 3466 14-14-14-32-1T 1.45V
Gigabyte K7 BIOS F4d Beta AGESA 1.0.0.6
VSOC 0.996V
VDDP 0.996V
Gear Down
BankGroupSwap Disabled
CLDO_VDDP Voltage 0.975
简要总结最近观察的B die 3200~3466时序设置：
CMD2t 1T，2T对高频稳定，4-DIMM非常有效
tRC 一般≥tRAS+tRP，可尝试继续收紧
tRDRD/tWRWR_SCL 2 2 最紧，有很好的性能提升。某些5 5才能亮机，默认6 6/7 7居多，
tRFC，tRFC2，tRFC4 依次递减，tRFC2/4可设Auto，tRFC收紧影响延迟与带宽较大
tCWL 默认=tCL，一般等于或者 tCL-1。可尝试继续收紧
tRDWR 默认6/7居多，放宽有助于稳定
tWRRD 0 最紧，可尝试放宽至3
tRDRD/tWRWR_SC 1 1类似Intel平台tRDRD/tWRWR_dg，带宽异常时请手动固定
tWRWR_SD/DD 6 6 紧，自动 7 7，可尝试收紧
tRDRD_SD/DD 4 4 紧，自动 5 5，可尝试收紧，高频放宽
tCKE 在华硕Ryzen Timing Checker中默认0，其余品牌默认6居多
其余Intel同款时序参照Intel教程调试
补充内容 (2017-6-19 23:02):
3466 14-14-14 8*2 1 rank 极限AIDA带宽 54000+ 54000 50000+
3466 14-14-14 8*4 1 rank 已知AIDA带宽 55000 54000+ 54000
